集成电路IP核是指在集成电路设计中，可以重复使用的功能模块。软核是指可以在FPGA等可编程逻辑器件上实现的IP核，硬核是指可以在ASIC等定制化芯片上实现的IP核。集成电路IP核的设计、开发、测试和验证等环节需要遵循一定的规范，以确保IP核的质量和可重用性。

SJ/Z 11357-2006 规定了集成电路IP核软核、硬核的结构、性能和物理建模的规范。其中，IP核的结构包括IP核的输入输出端口、内部逻辑结构和时序等；IP核的性能包括IP核的时钟频率、功耗、面积等；IP核的物理建模包括IP核的版图、电气特性等。

该标准要求IP核的结构应该清晰明确，输入输出端口应该符合标准接口规范，内部逻辑结构应该合理、简洁、可读性强，时序应该满足时序约束。IP核的性能应该满足设计要求，时钟频率应该稳定可靠，功耗应该尽量低，面积应该尽量小。IP核的物理建模应该准确、完整，版图应该符合设计要求，电气特性应该符合标准规范。

该标准还规定了IP核的测试和验证要求，包括IP核的功能测试、时序分析、功耗测试、面积测试等。IP核的测试和验证应该充分、准确、可靠，以确保IP核的质量和可重用性。

相关标准
GB/T 18268-2000 集成电路设计规范
GB/T 18269-2000 集成电路设计文件规范
GB/T 18270-2000 集成电路设计流程规范
GB/T 18271-2000 集成电路设计质量保证规范
GB/T 18272-2000 集成电路设计知识产权保护规范